quartus频率计 时钟设置_FPGA021 基于QuartusⅡ数字频率计的设计与仿真

摘  要

随着科技电子领域的发展，可编程逻辑器件，例如CPLD和FPGA的在设计中得到了广泛的应用和普及，FPGA/CPLD的发展使数字设计更加的灵活。这些芯片可以通过软件编程的方式对内部结构进行重构，使它达到相应的功能。这种设计思想改变了传统的数字系统设计理念，促进了EDA技术的迅速发展。

关键词:FPGA/CPLD；QuartusII；Verilog HDL语言；频率测量；数字频率计

目 录

摘  要. I

Abstract II

目 录. III

第1章   绪 论. 1

1.1 课题研究意义. 1

1.2 研究领域现状. 1

1.3发展趋势. 2

1.4课题的主要工作. 3

第2章 FPGA和QUARTUSII的综述. 4

2.1 FPGA简介. 4

2.2.1 FPGA的概要. 4

2.2.2 FPGA的基本组成. 4

2.2.3 FPGA的基本特点. 5

2.2 硬件描述语言(HDL) 5

2.3 QuartusII概述. 7

2.4 本章小结. 8

第3章 频率测量理论. 9

3.1  数字频率计工作原理概述. 9

3.2  测频原理及误差分析. 10

3.2.1常用测频方案. 10

3.2.2等精度测频原理. 10

3.2.3误差分析. 12

3.3本章小结. 12

第4章 数字频率计的系统总体设计. 13

第5章 数字频率计的硬件设计. 14

5.1 系统的主要芯片介绍. 14

5.1.1 Cyclone III系列芯片简介. 14

5.1.2 EP3C25Q240C8N简介. 15

5.2 FPGA核心板设计. 16

5.2.1 时钟电路. 16

5.2.2 电源电路. 17

5.2.3 复位电路. 18

5.2.4 配置电路. 18

5.3本章小结. 19

第6章 数字频率计的软件设计及仿真. 20

6.1 软件开发环境及开发流程. 20

6.2 程序流程图. 21

6.3 模块设计及仿真. 23

6.3.1 信 源模块. 23

6.3.2 分频器. 23

6.3.3 十进制计数器. 24

6.3.4 闸门控制. 25

6.3.5 锁存器. 27

6.3.6显示模块. 28

6.4本章小结. 29

结  论. 30

致  谢. 31

参考文献. 32

附录一 频率计顶层文件. 34

附录二 分频器程序. 35

附录三 闸门控制程序. 37

附录四 计数器程序. 39

附录五 锁存器源程序. 41

附录六 数码管选择源程序. 42

附录七 译码显示源程序. 43

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