RTL级4大基本设计原则

RTL级基本设计原则

1.面积和速度的平衡与互换原则

面积 （Area）和速度 （Speed） 这两个指标贯穿于 RTL 设计的始终，是衡量设计质量的终极标准。

作为矛盾的两个方面，面积和速度的地位是不一样的。相比之下，满足时序、工作频率 的要求更重要一些，所以当两者发生冲突时，应采用速度优先的原则。

面积和速度互换的操作技巧很多，比如模块复用、“乒乓操作“、“串并转换” 等

2.硬件原则

先应该明确 FPGAICPLD ASIC 的逻辑设计所采用的硬件描述语言 (HDL)同软件语言(如 C++掌)是有本质区别的；

而一个设计的最终性能，在更大程度上取决于设计工程师所构想的硬件实现方案的效率以及合理性。

正确的编码方法是，首先要做到对所需实现的硬件电路“胸有成 竹“对该部分硬件的结构与连接十分清晰，然后再用适当的 HDL 语句将其表达出来。

HDL语言与 C等软件语言相比，，其最显著的区别在于 HDL 语言便于描 “互联”、”并发”、”时间”这3个硬件设计的基本概念。

3.系统原则

如何合理地使用硬件资源，对设计的全局有个宏观上的合理安排，比如合理安排时钟域、模块复用、约束、面积 和速度等问题，就显得至关重要

模块划分非常重要，除了关系到是否能最大程度发挥项目成员的协同设计能力，有效利用开发资源，缩短开发周期。

4.同步设计原则

随着 EDA 工具的发展，大规模设计综合、实现工具的优化效果越来越强。但是目前大 多数综合、实现等 EDA 工具都是基于时序驱动优化策略的。异步时序电路增加了时序分析的难度，确定最佳时序路径所需的计算量难以想象，所需的时序约束相当 繁琐，而且很多综合、实现工具的编译会带来歧义。而同步时序设计则恰恰相反，其时序路径清晰，相关时序约束简单明了，综合、实现工具优化容易，布局布线计算量小。所以推荐使用同步时序设计。

综上所述，现代数字芯片设计推荐采用同步时序设计方式。

以上内容:来自设计与验证这本书