[转] RISC-V架构介绍

1. RISC-V和其他开放架构有何不同

如果仅从“免费”或“开放”这两点来评判，RISC-V架构并不是第一个做到免费或开放的处理器架构。

在开始之前，我们先通过论述几个具有代表性的开放架构，来分析RISC-V架构的不同之处以及为什么其他开放架构没能取得足够的成功。

平民英雄——OpenRISC

OpenRISC是OpenCores组织提供的基于GPL协议的开放源代码RISC处理器。

OpenRISC具有以下特点：

采用免费开放的32/64位 RISC架构。用Verilog HDL（硬件描述语言）实现了基于该架构的处理器源代码。具有完整的工具链。

OpenRISC被应用到很多公司的项目之中。可以说，OpenRISC是应用非常广泛的一种开源处理器实现。

OpenRISC的不足之处在于其侧重于实现一种开源的CPU Core，而非立足于定义一种开放的指令集架构，因此其架构的发展不够完整，指令集的定义也不具备上节中提到的RISC-V架构的优点，更加没有上升到成立专门的基金会组织的高度。OpenRISC更多的时候被认为是一个开源的Core，而非一种优美的指令集架构。此外，OpenRISC的许可证为GPL，这意味着所有的指令集改动都必须开源（而RISC-V则无此约束）。

豪门显贵——SPARC

SPARC架构作为经典的RISC微处理器架构之一，SPARC最早于1985年由Sun电脑所设计。SPARC也是SPARC国际公司的注册商标之一，这家公司于1989年成立，目的是向外界推广SPARC架构以及为该架构进行兼容性测试。该公司为了推广SPARC的生态系统，SPARC国际公司将标准开放，并授权予多家生产商采用，包括德州仪器、Cypress半导体和富士通等。由于SPARC架构也对外完全开放，因此，也出现了完全开放源码的LEON处理器。不仅如此，Sun公司还于1994年推动SPARC v8架构成为IEEE标准（IEEE Standard 1754-1994）。

由于SPARC架构的初衷是面向服务器领域而设计，其最大的特点是拥有一个大型的寄存器窗口，符合SPARC架构的处理器需要实现从72到640个之多的通用寄存器，每个寄存器宽度为64bits，组成一系列的寄存器组，称之为寄存器窗口。

这种寄存器窗口的架构，由于可以切换不同的寄存器组快速地响应函数调用与返回，因此，能够产生非常高的性能，但是这种架构由于功耗面积代价太大，而并不适用于PC与嵌入式领域处理器。而SPARC架构也不具备模块化的特点，使得用户无法裁剪和选择。很难作为一种通用的处理器架构对商用的x86和ARM架构形成替代。

设计这种超大服务器CPU芯片又非普通公司与个人所能涉足，而有能力设计这种大型CPU的公司也没有必要投入巨大的成本来挑战x86的统治地位。随着Sun公司的衰弱，SPARC架构现在基本上退出了人们的视野。感兴趣的读者请在 络上自行搜索文章《再见SPARC处理器，再见Sun》

名校优生——RISC-V

关于RISC-V在伯克利大学诞生的经历，本节在此不做重复赘述。

因为多年来在CPU领域已经出现过多个免费或开放的架构，很多高校也在科研项目中推出过多种指令集架构。因此，当笔者第一次听说RISC-V之时，以为又是一个玩具，或纯粹学术性质的科研项目而不以为意。

直到笔者亲自通读了一遍RISC-V的架构文档，不禁为其先进的设计理念所折服。同时，RISC-V架构的各种优点也得到了众多专业人士的青睐好评和众多商业公司的相继加盟。并且2016年RISC-V基金会的正式启动在业界引起了不小的影响。如此种种，使得RISC-V成为至今为止最具备革命性意义的开放处理器架构。

2. 简单就是美——RISC-V架构的设计哲学

RISC-V架构作为一种指令集架构，在介绍细节之前，让我们先了解设计的哲学。所谓设计的“哲学”便是其推崇的一种策略，譬如说我们熟知的日本车的设计哲学是经济省油，美国车的设计哲学是霸气外漏等。RISC-V架构的设计哲学是什么呢大道至简”。

笔者最为推崇的一种设计原则便是：简单就是美，简单便意味着可靠。无数的实际案例已经佐证了“简单即意味着可靠的”真理，反之越复杂的机器越则越容易出错。

所谓大道至简，在IC设计的实际工作中，笔者曾见过最简洁的设计实现安全可靠，也曾见过最繁复的设计长时间无法稳定收敛。最简洁的设计往往是最可靠的，在大多数的项目实践中一次次的得到检验。

IC设计的工作性质非常特殊，其最终的产出是芯片，而一款芯片的设计和制造周期均很长，无法像软件代码那样轻易的升级和打补丁，每一次芯片的改版到交付都需要几个月的周期。不仅如此，芯片的一次制造成本费用高昂，从几十万美金到百千万美金不等。这些特性都决定了IC设计的试错成本极为高昂，因此能够有效的降低错误的发生就显得非常的重要。

现代的芯片设计规模越来越大，复杂度越来越高，并不是说要求设计者一味的逃避使用复杂的技术，而是应该将好钢用在刀刃上，将最复杂的设计用在最为关键的场景，在大多数有选择的情况下，尽量选择简洁的实现方案。

笔者在第一次阅读了RISC-V架构文档之时，不禁击节赞叹，拍案惊奇，因为RISC-V架构在其文档中不断地明确强调，其设计哲学是“大道至简”，力图通过架构的定义使得硬件的实现足够简单。其简单就是美的哲学，可以从几个方面容易看出，后续小节将一一加以论述。

无病一身轻——架构的篇幅

在处理器领域，目前主流的架构为x86与ARM架构，笔者曾经参与设计ARM架构的应用处理器，因此需要阅读ARM的架构文档，如果对其熟悉的读者应该了解其篇幅。经过几十年的发展，现代的x86与ARM架构的架构文档长达几百数千页。打印出来能有半个桌子高，可真是“著作等身”。

之所以现代x86与ARM架构的文档长达数千页，且版本众多，一个主要的原因是因为其架构的发展的过程也伴随了现代处理器架构技术的不断发展成熟。

并且作为商用的架构，为了能够保持架构的向后兼容性，其不得不保留许多过时的定义，或者在定义新的架构部分时为了能够将就已经存在的技术部分而显得非常的别扭。久而久之就变得极为冗长。

那么现代成熟的架构是否能够选择重新开始，重新定义一个简洁的架构呢，可以说是几乎不可能。其中一个重要的原因便是其无法向前兼容，从而无法得到用户的接受。试想一下如果我们买了一款新的搭配新的处理器的电脑或者手机回家，之前所有的软件都无法运行而变砖，那肯定是无法让人接受的。

而现在才推出的RISC-V架构，则具备了后发优势，由于计算机体系结构经过多年的发展已经成为比较成熟的技术，多年来在不断成熟的过程中暴露的问题都已经被研究透彻，因此新的RISC-V架构能够加以规避，并且没有背负向后兼容的历史包袱，可以说是无病一身轻。

目前的“RISC-V架构文档”分为“指令集文档”（riscv-spec-v2.2.pdf）和“特权架构文档”（riscv-privileged-v1.10.pdf）。“指令集文档”的篇幅为145页，而“特权架构文档”的篇幅也仅为91页。熟悉体系结构的工程师仅需一至两天便可将其通读，虽然“RISC-V的架构文档”还在不断地丰富，但是相比“x86的架构文档”与“ARM的架构文档”，RISC-V的篇幅可以说是极其短小精悍。

感兴趣的读者可以在RISC-V基金会的 站上（https://riscv.org/specifications/）无需注册便可免费下载其文档，如图1所示。

表1 RISC-V的模块化指令集

为了提高代码密度，RISC-V架构也提供可选的“压缩”指令子集，由英文字母C表示。压缩指令的指令编码长度为16比特，而普通的非压缩指令的长度为32比特。以上这些模块的一个特定组合“IMAFD”，也被称为“通用”组合，由英文字母G表示。因此RV32G表示RV32IMAFD，同理RV64G表示RV64IMAFD。

为了进一步减少面积，RISC-V架构还提供一种“嵌入式”架构，由英文字母E表示。该架构主要用于追求极低面积与功耗的深嵌入式场景。该架构仅需要支持16个通用整数寄存器，而非嵌入式的普通架构则需要支持32个通用整数寄存器。

通过以上的模块化指令集，能够选择不同的组合来满足不同的应用。譬如，追求小面积低功耗的嵌入式场景可以选择使用RV32EC架构；而大型的64位架构则可以选择RV64G。

可配置的通用寄存器组

RISC-V架构支持32位或者64位的架构，32位架构由RV32表示，其每个通用寄存器的宽度为32比特；64位架构由RV64表示，其每个通用寄存器的宽度为64比特。

RISC-V架构的整数通用寄存器组，包含32个（I架构）或者16个（E架构）通用整数寄存器，其中整数寄存器0被预留为常数0，其他的31个（I架构）或者15个（E架构）为普通的通用整数寄存器。

如果使用了浮点模块（F或者D），则需要另外一个独立的浮点寄存器组，包含32个通用浮点寄存器。如果仅使用F模块的浮点指令子集，则每个通用浮点寄存器的宽度为32比特；如果使用了D模块的浮点指令子集，则每个通用浮点寄存器的宽度为64比特。

规整的指令编码

在流水线中能够尽早尽快的读取通用寄存器组，往往是处理器流水线设计的期望之一，这样可以提高处理器性能和优化时序。这个看似简单的道理在很多现存的商用RISC架构中都难以实现，因为经过多年反复修改不断添加新指令后，其指令编码中的寄存器索引位置变得非常的凌乱，给译码器造成了负担。

得益于后发优势和总结了多年来处理器发展的教训，RISC-V的指令集编码非常的规整，指令所需的通用寄存器的索引（Index）都被放在固定的位置，如图2所示。因此指令译码器（Instruction Decoder）可以非常便捷的译码出寄存器索引然后读取通用寄存器组（Register File，Regfile）。

图3 各指令集架构的代码密度比较（数据越小越好）

特权模式

RISC-V架构定义了三种工作模式，又称特权模式（Privileged Mode）：

• Machine Mode：机器模式，简称M Mode。
• Supervisor Mode：监督模式，简称S Mode。
• User Mode：用户模式，简称U Mode。

RISC-V架构定义M Mode为必选模式，另外两种为可选模式。通过不同的模式组合可以实现不同的系统。

RISC-V架构也支持几种不同的存储器地址管理机制，包括对于物理地址和虚拟地址的管理机制，使得RISC-V架构能够支持从简单的嵌入式系统（直接操作物理地址）到复杂的操作系统（直接操作虚拟地址）的各种系统。

CSR寄存器

RISC-V架构定义了一些控制和状态寄存器（Control and Status Register，CSR），用于配置或记录一些运行的状态。CSR寄存器是处理器核内部的寄存器，使用其自己的地址编码空间和存储器寻址的地址区间完全无关系。

CSR寄存器的访问采用专用的CSR指令，包括CSRRW、CSRRS、CSRRC、CSRRWI、CSRRSI以及CSRRCI指令。

中断和异常

中断和异常机制往往是处理器指令集架构中最为复杂而关键的部分。RISC-V架构定义了一套相对简单基本的中断和异常机制，但是也允许用户对其进行定制和扩展。

矢量指令子集

RISC-V架构目前虽然还没有定型矢量（Vector）指令子集，但是从目前的草案中已经可以看出，RISC-V矢量指令子集的设计理念非常的先进，由于后发优势及借助矢量架构多年发展成熟的结论，RISC-V架构将使用可变长度的矢量，而不是矢量定长的SIMD指令集（譬如ARM的NEON和Intel的MMX），从而能够灵活的支持不同的实现。追求低功耗小面积的CPU可以选择使用长度较短的硬件矢量进行实现，而高性能的CPU则可以选择较长的硬件矢量进行实现，并且同样的软件代码能够彼此兼容。

自定制指令扩展

除了上述阐述的模块化指令子集的可扩展、可选择，RISC-V架构还有一个非常重要的特性，那就是支持第三方的扩展。用户可以扩展自己的指令子集，RISC-V预留了大量的指令编码空间用于用户的自定义扩展，同时，还定义了四条Custom指令可供用户直接使用，每条Custom指令都有几个比特位的子编码空间预留，因此，用户可以直接使用四条Custom指令扩展出几十条自定义的指令。

总结与比较

处理器设计技术经过几十年的衍进，随着大规模集成电路设计技术的发展直至今天，呈现出如下特点：

• 由于高性能处理器的硬件调度能力已经非常强劲且主频很高，因此，硬件设计希望指令集尽可能的规整、简单，从而，使得处理器可以设计出更高的主频与更低的面积。
• 以IoT应用为主的极低功耗处理器更加苛求低功耗与低面积。
• 存储器的资源也比早期的RISC处理器更加丰富。

如上种种这些因素，使得很多早期的RISC架构设计理念（依据当时技术背景而诞生），时至今日不仅不能帮助现代处理器设计，反而成了负担桎梏。某些早期RISC架构定义的特性，一方面使得高性能处理器的硬件设计束手束脚；另一方面又使得极低功耗的处理器硬件设计背负不必要的复杂度。

得益于后发优势，全新的RISC-V架构能够规避所有这些已知的负担，同时，利用其先进的设计哲学，设计出一套“现代”的指令集。本节再次将其特点总结如表2所示。

表2 RISC-V指令集架构特点总结

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