接上篇继续。
既然做了过孔，就要用。而且打算用过孔代替埋孔，盲孔，要看到效果。本篇就来实验一下：
首先，PCB分层（见Cadence软件使用记录5）
啰嗦几句：分层之后，分别是TOP – GND – PWR – BOT，中间两层是平面，采用负片设计。

开始了：
先分别在中间两层，划一块anti etch区域，这个区域就是一个大平面。（与AD不一样，AD认为你把我定义成internal plane了，那我就是plane了，自动帮你画好大平面，而cadence需要你自己先画一个。这里特地再申明一下，新版cadence已经不需要这么设置了，画好route keepin，再添加分割线就能分割，下文会讲）

因此，我们选择动态铜

• 分割内电层

• 遗留问题
  上篇文章末尾提到
  PADSTACK ERRORS and WARINGS:
  INTERNAL LAYERS: are defined for this padstack .When loading this padstack
  into adesign,only the internal layers with names matching those defined in the design will be used
  我觉得是 VIA的name 与内电层名称相同才会连接，如D3V3，不同则不会，如A3V3，因为虽然是PWR层，但分割的区域name是D3V3不是A3V3