脑
基于
Quartus
II
的两种数字频率计的设计与比较
曾永西
(
泉州师范学院
理工学院
福建
泉州
362000
)
【
摘
要
】：
文中提出了基于
Quartus
II
的两种数字频率计的设计与比较
，
分别采用原理图输入和
VHDL
文本输入两种
设
计
方
法
，
给
出
设
计
的
部
分
代
码
，
在
Quartus
II
上
对
设
计
进
行
全
程
编
译
和
仿
真
，
并
在
ALTERA
公
司
的
FPGA
器
件
EP1K30TC144-3
上进行硬件下载验证
，
最后对两种设计进行比较
，
发现两种设计方法切实可行
。
【
关键词
】：
Quartus
II
；
数字频率计
；
VHDL
语言
；
EDA
0
、
引言
数字频率计是电子设计
、
仪器仪表
、
资源勘测等应用领域不
可缺少的测量仪器
，
不少物理量的测量
，
如振动
、
转速等的测量
都涉及到或可以转化为频率的测量
。
传统的数字频率计一般由
分立元件组合而成
，
其测量范围
、
测量精度和测量速度均受到较
大的限制
。
单片机的发展与应用改善了这种情况
［
1
－
3
］
,
但由于单片
机本身也受到工作频率及内部计数器位数等因素的限制
，
所以
无法在此领域取得突破性的进展
。
随着大规模可编程逻辑器件
技术的发展
,
能够将大量的逻辑功能集成于单个芯片中
，
根据不
同的需要所提供的逻辑门数目可以从几百至上百万之多
，
从根
本上解决了单片机的先天性限制问题
。
在基准频率及精度等外
部条件的允许下
,
根据不同场合的精度要求
,
对硬件描述语言作
进一步的改动
,
可以较容易的使系统在性能上得到升级
，
从而降
低系统的整体造价
。
Quartus
II
是
Altera
公司推出的一款功能强大
,
兼容性最好
的
EDA
工具软件
。
该软件界面友好
、
使用便捷
、
功能强大
，
是一
个完全集成化的可编程逻辑设计环境
，
具有开放性
、
与结构无
关
、
多平台
、
完全集成化
、
丰富的设计库
、
模块化工具
、
支持多种
硬件描述语言及有多种高级编程语言接口等特点
［
4
］
。
Quartus
II
支持原理图输入与
VHDL
输入混合设计
，
可以将
VHDL
设计文
件包装成元件
，
通过原理图方式被调用
，
为设计者提供了极大的
方便
［
4
］
。
文中在
Quartus
II
开发环境下
，
运用
原
理
图
输
入
和
VHDL
输入两种设计方法对数字频率计进行设计
，
对两种设计分别在
Quatrus
II
上进行全程编译和仿真
，
并通过
GW48
系列
EDA
实
验开发系统在
ALTERA
公司的
FPGA
器
件
EP1K30TC144-3
上
进行硬件下载验证
，
最后对两种设计方法进行比较
。
1
、
系统功能及分析
设计一数字频率计
，
测量范围
1Hz
～
9999Hz
，
四位数码管显
示测量值
，
能实现自动测频
，
并留有扩大测量范围的接口
。
图
1
数字频率计系统框图
一般数字频率计系统应包括输入整形电路
、
核心控制电路
(
FPGA
模块
)
和输出显示电路
,
如图
1
所示
。
被测信 经过输入
整形电路生成方波输入到
FPGA
模块中进行计数处理
，
FPGA
中
的计数模块根据所提供方波的上升沿或下降沿进行计数
,
计数
时间则由时间控制模块决定
，
可以根据频率所处的范围来决定
档位
，
然后将计数的结果输出给显示电路
，
通过静态或动态扫描
方式
，
在数码管上显示所测频率的大小
。
文中所采用的
GW48
系
列
EDA
实验开发系统含有较丰富的外围资源
，
可以充分利用其
上所提供的各种时钟信 和输出数码管显示模块等外围资源
，
。
核心控制电路模块由三大部分组成
：
时间控制模块主要用
来产生自动测频所需的计数
、
锁存和清零信
；
计数模块是在计
数允许信 有效的条件下
，
对经过整形后的方波信 进行计数
，
一般计数允许时间是
1S
，
计数的结
果
直
接
反
映
信
的
频
率
大
小
，
如果对测频的反应速度有所要求
，
可以合理控制计数允许时
间
，
再对计数结果进行相应的数学运算后再输出到显示模块
；
显
示模块主要为输出显示电路提供稳定的显示数据
，
保证数码管
不会由于周期性的清零信 而出现不断的闪烁的现象
。
2
、
原理图输入设计方法
2.1
顶层原理框图
在
Quartus
II
进行层次化设计的顶层原理框图如图
2
。
图
2
原理图设计的顶层文件框图
从图
2
可以发现其中包含了数字频率计核心控制电路的三
个部分
：
CTRO
模块产生自动测频所需的计数信
CNT_EN
、
锁
存信
LOCK
及清零信
CLR
；
计数模块
CONTER
对经输入整
形电路产生的
F_IN
信 进行计数
，
所需的计数允许信 及清零
信 来自
CTRO
模块
，
每个
CONTER
模块可以进行两位十进制
测频
，
为达到四位测频
，
采用串行进位的方式
，
第二个
CONTER
模块的进位输出
COUT
作为整个数字频率计的溢出信
，
为扩
展成六位
、
八位甚至更大测频范围预留接口
；
DISPLAY
模块实现
BCD
码至
LED
七段译码功能及数据防抖处理
，
其输入是
CON
鄄
TER
模块的计数结果及
CTRO
模块的
LOCK
信
，
输出接
LED
数码管
。
2.2
设计代码及仿真
由
于
篇
幅
的
关
系
，
CTRO
模
块
、
CONTER
模
块
及
DISPLAY
模块的底层原理图略去
。
CTRO
模块由
4
位二进制计数器
7493
、
3-8
译码器
74138
及两个
RS
触发器构成
。
CONTER
模块由一个
双十进制计数器
74390
及一些逻辑门构成
。
DISPLAY
模块由一
片
8
位锁存器
74374
及
2
片七段
BCD
译码器
74248
构成
。
通过
时序仿真发现这些模块均能实现既定的功能
。
图
3
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