Author: 卧龙会 关羽兄弟
前言
近日小羽无意路过项目组，听到硬件攻城狮和layout攻城狮正在互怼。起初以为常见的原理图有问题、封装有问题、拓扑有问题、限高结构问题、板边工艺问题等，到了最后听明白了。原来是在争论等长：
layout攻城狮L：根本没必要这么苛刻等长，过度追求等长结合目前单板器件及布局，需要苛刻的蛇形线，会带来更为严重的串扰；
硬件攻城狮 H：不行，你说的串扰只是单方面个人套用理论想象出，无实际价值（揪心了，尼玛，理论和串扰躺着中枪了）。必须按照厂家参考规范来做。否则系统出现问题你来承担… …
layout攻城狮 A：串扰这么简单的道理，百度下蛇形走线带来的串扰。项目某某比你速率高多了，也没有要求那么高（例子举错了，那个是DDR2确实没有别人速率高）。你项目特殊呀！
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硬件攻城狮 H：信百度上边能设计出好的稳定的产品，那还要你我干啥（这尼玛百度上边达人也跟着中枪了）。你可以不按照我的要求来做，但是此部分出了问题你得承担（乌黑乌黑的大锅来了）。你需要回复正式邮件提出你的观点，抄送某某
layout攻城狮 A：你你你，硬件设计不好，还没出问题已经怨我了（谁怪我高速电路还有点欠缺，又不会仿真）。按照你的来，多走蛇形线实现你的要求，除了问题让这些
缠死你（吃个哑巴亏，被胡乱套用的等长规则阴了一把）
软件底层攻城狮 S：两个二货，你们以为没有我给力配合，你们的这部分就能稳定可靠。有吃的也不想着我（吃货一枚）。等长为了什么，不就是为了CLK与DATA按照预定时间到达，芯片可以进行有效判定采集，并且有一定裕量。我这边的delay、training、shift phase等与时序有关的你们知道个毛线，更不用说我的拿手好戏drive、ODT、CL、TRC等随便一个不用心不整死你们丫。我可以让一定范围内不等长的DDR部分稳定工作，也可以让等长的DDR部分不能稳定工作。不过我是一个高尚的人，不会故意干这种为了吃损人不利己的事情
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DDR部分稳定，硬件、layout、软件底层缺一不可。不要互怼，要合作，合作办大事。说的有点大，合作把产品做稳定。同时，有好吃的要一起分享，不要只照顾身边的特别是妹子。
AB项目等长对比
项目A
队内线长相差
CLK：4mil；DQS0：9mil；DQS1：2mil
DQS与CLK相差20mil内
DQ与DQS相差25mil内；
项目B
队内线长相差
CLK：20mil；DQS0：49mil；DQS1：57mil
队间线长相差
DQS与CLK相差500mil内
等长分析
等长作用
主要目的是为了补偿同一组时序相关的信 线中延时较小的走线，尽量减小同组信 之间的相对延时，避免出现时序问题。
绝对的等长也不能完全实现同组信 间相对延时，因为时序最终是在芯片内部单元内采集判定，完全的等长只能实现到pin上。等长不完全等同于等时，传输速度（表层、内层、介电常数影响）。
芯片内部单元同组信 delay是多少，某霸有给出芯片内部DDR部分信 长度。Layout加芯片内部等长结合起来，感觉差不多了。其实还差点，有些寄存器可以调整信 delay的
要不要做等长
等长要做，但是不能机械的为了等长而等长。我们是在一定范围内做等长，同时在做等长条件下避免伤及无辜。如果芯片内部通过软件寄存器设置可以实现，layout实现需要绕大量蛇形线建议选择软件完成。当然前提是软件底层攻城狮给力，原厂代理商支持到位。
项目B实际数据速率是高于项目A一截的，软件给力。
等长多少合适
等长多少合适，我看了文章制定个layout 等长checklist，后续项目按照这个来做就可以了。我告诉你没有这种固定东西，所谓的经验法则都是适用某一个条件前提下，才称之为经验。如果偏离了这个前提，这个经验有可能就是谬论或者已经失效了。
没有前提的等长都是耍流氓，等长的前提是什么？数据速率（因为数据速率并不等于时钟速率）
懒得码字了，从之前的总结中截几个关键部分与大家一起共勉。
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总结
为了时序要求，一定的等长是有必要的（芯片内部调节也是有限的）。但等长的目的需要弄清楚，等长的度也需要心里有底。知己知彼，一起配合，性能给力，产品稳定。
对于 上还有讨论更新的，RS485做不做等长，希望看了此文你可以鄙视他们和有能力怼他们了。当然我们是文明人是学知识分享知识的，不是喷子哦！
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