【Verilog零基础入门-边看边练】学习笔记——第六讲 时序逻辑代码设计和仿真（相邻点累加）

一、相邻点累加逻辑设计

所需软件

Verilog编程软件：Lattice Diamond（3.11.0.396.4_Diamond_x64）

Verilog仿真软件：ModelSim SE-64 10.2c（modelsim-win64-10.2c-se）

方法：用always语句块、组合逻辑实现相邻16点累加逻辑设计

符 图： 

时序图：

Verilog代码：

Part1：Test13_sigma_16p.v文件（Verilog工程文件）

Part2：Test13_sigma_16p_tb.v文件（Verilog仿真文件）

仿真波形：

1、令输入信 为持续的正1，可得到累加得到正16

 2、令输入信 为持续的负1，可得到累加得到负16

注意事项

1、相邻16点累加逻辑：对输入的信 进行补码运算，之后对得到的补码进行升位运算，升位之后再进行相邻的16点的累加求和并输出；

2、8位升12位的升位运算方法：正数，前面扩展4个0；负数，前面扩展4个1；即对符 位的复制；

3、相邻16点累加逻辑的验证方法：让输入信 连续等于正1或连续等于负1，看是否能加出来正16或负16；

4、在相邻16点累加逻辑的测试代码中，勿忘记既需要设置系统时钟，又需要设置采样时钟；

5、8位二进制的负1可表示为：8’b1000_0001；8位二进制的正1可表示为：1、8’b0000_0001。

原教学视频链接如下

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