Verilog门级描述

一、Verilog设计流程

需求分析 -> 功能划分 -> 文本描述 -> 功能仿真（前仿真） -> 逻辑综合（综合，就是在标准单元库和特定的设计约束的基础上，将设计的高层次描述（Verilog 建模）转换为门级 表的过程） -> 布局布线 -> 时序仿真（后仿真）（布局布线后，电路模型中已经包含了时延信息。利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。单元器件的不同、布局布线方案都会给电路的时序造成影响。） -> FPGA/CPLD 下载后调试或 ASIC 制造工艺生产

二、Verilog门级描述

顾名思义，Verilog门级描述注重的是门的使用，关键的语法在于门的实例化引用。

1、一个简单的demo

以上Verilog代码描述的电路关系如下图所示，其中，port、pin、cell、net的概念在图中也有说明。

三态门：、、、，在原有的buf和not门上增加控制信 ，控制信 生效时，输出有效数据，控制信 不生效时，输出数据变为高阻态。电路图和真值表如下。

6、模块调用

Verilog的语法将模块内调用其他模块来完成设计的过程统称为模块的实例化，它可以类比为C语言中的函数的调用。

(1) 顺序连接（小工程）
顺序连接要求连接到实例的信 必须与模块声明时目标端口在端口列表中的位置保持一致。

(2) 名称连接（一般使用这个）
当模块的端口比较多的时候，端口的先后次序就容易混淆，按顺序连接方式就容易发生错误，此时就可以使用按名称连接的方式。

7、层次化设计

自上而下的层次化设计流程：

附：学习资料

Verilog门级描述