基于FPGA的DDR3多端口读写存储管理系统设计

文章出处：电子技术设计 发布时间： 2015/03/12 | 1747 次阅读

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    机载视频图形显示系统主要实现2D图形的绘制，构成各种飞行参数画面，同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点，基于FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。视频处理和图形生成需要存储海量数据，FPGA内部的存储资源无法满足存储需求，因此需要配置外部存储器。

    与DDR2 SDRAM相比，DDR3 SDRAM带宽更好高、传输速率更快且更省电，能够满足吞吐量大、功耗低的需求，因此选择DDR3 SDRAM作为机载视频图形显示系统的外部存储器。

    1 总体架构设计

    机载视频图形显示系统中，为了实现多端口对DDR3的读写访问，设计的DDR3存储管理系统如图 1所示。主要包括DDR3存储器控制模块、DDR3用户接口仲裁控制模块和帧地址控制模块。

    2.1 DDR3控制模块用户接口写操作设计

    DDR3存储器控制模块用户接口写操作有两套系统，一套是地址系统，一套是数据系统。用户接口写操作信 说明如表 1所示。

    2.2 DDR3控制模块用户接口读操作设计

    用户接口读操作也分为地址系统和数据系统。用户接口读操作信 说明如表 2所示。

    3 DDR3用户接口仲裁控制模块设计

    每片DDR3只有一组控制、地址和数据总线，因此同一时刻只能有一个设备在访问。常见的总线切换方式有两种：一种是轮询机制，软件实现简单，但实时性不高；一种是仲裁机制，设备发送中断请求，从而进行总线切换。由于视频图形显示系统对实时性要求高，因此选择仲裁机制。

    DDR3用户接口仲裁控制框图如图 5所示。为了提高并行速度，将图形和视频分别进行中断处理。将设备中断请求解析成多个子请求，进行优先级判断，每个子请求对应一个中断处理逻辑。

    视频处理写请求中断处理流程图如图 6所示。当视频处理模块写请求信 有效时，生成子中断请求信 ，若总线空闲则响应该中断。当命令接收就绪(app_rdy=1)且数据接收就绪(app_wdf_rdy=1)时，从视频处理缓存区中读取地址和数据，同时发送写命令、写地址和写数据。若缓存区为空，说明全部写完，视频处理写中断结束。

    3.2 叠加输出读请求中断处理器设计

    叠加输出模块需要从DDR3中将待输出的图形数据和视频数据存储到行缓存中，因此分为两个子请求：视频输出读请求和图形输出读请求。由于两者分别在图形中断处理和视频中断处理中完成，因此可以同时进行。

    视频输出读中断处理主要从视频存储DDR3中读取1行视频数据写入到叠加输出模块的视频缓存区中，流程图如图 7所示。本系统中突发长度为BL=8，即每个用户时钟周期对应接收同一行地址中相邻的8个存储单元的连续数据。输出视频分辨率为cols×rows，则地址系统需要发送cols/8个突发读命令。数据系统接收读数据时，若读数据有效(app_rd_data_valid=1)，则将读到的数据存储到叠加输出模块的视频缓存区中，同时读数据个数加1。当读数据个数为cols/8时，所有读命令对应的读数据全部接收，视频输出读中断处理结束。

    图形的读写和DVI视频的读写不涉及帧速率的转换，因此图形存储DDR3中的第0~1帧和视频存储DDR3中的第3~4帧地址控制方式相同，都是其中一帧用于将生成数据写入到DDR3中，另一帧用于读出数据叠加输出，两帧交替使用，通过乒乓操作来实现图形数据的存储与读取。

    视频存储DDR3中，第0~2帧（又称A空间、B空间和C空间）用于PAL视频处理后输入帧及视频输出帧。由于PAL视频帧速率为25Hz，而最终输出DVI的帧速率为60Hz，因此需要实现帧速率转换。常见的帧速率转换算法[8]包括：帧复制法、帧平均法、运动补偿法等，由于机载系统对实时性要求比较高，因此选用帧复制法。

    设置三个帧存储空间，其中一帧用于读出，一帧用于写入，还有一帧空闲，分别称作输入帧、输出帧和空闲帧。用三者的切换来实现帧速率的转换，确保输出帧相对于当前输入帧的延迟最小，即当前输出帧输出的是最新写满的帧。当写入的帧存储空间已经写满，而读存储空间还没读完，将下一帧的图像数据写到当前空闲的帧存储空间。图 9为PAL输入帧和输出帧读写控制流程图。以A空间为输出帧，B空间为输入帧，C空间为空闲帧为例。若A空间读完，B空间写满，则将B空间变成输出帧并输出，将C空间变成输入帧并继续输入；若A空间还没有读完，B空间已经写满，则将下一帧数据写入到C空间，并继续从A空间输出。

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