十分方便好用的画时序图软件，IC数字工程师、FPGA工程师看过来！

对于芯片数字电路工程师或者FPGA设计工程师，在撰写文档的时候经常需要画时序波形图，今天给大家推荐一款非常方便快捷的画时序图的软件–TimeGen。下面介绍一下这款软件的使用方法：

安装好软件后打开软件的界面如下所示：

添加信

由上图可见，打开软件后软件本身就有操作指引，我们按照操作指引点击CLK图标，就产生了一个CLK信 ，如下图所示：

如上图，添加完CLK信 之后，软件也有提示如何修改信 波形，下面我们先把其它的信 添加完毕。

上图中，除了CLK信 外，还添加了两个Signal和两个Bus。刚添加进来时他们都是默认名字，下面我们用鼠标选中左边工具栏最上面的Sel标志，然后双击各个信 的名字就可以修改信 名。以DMA总线时序图为例，修改信 名后如下图所示：

修改信 时序状态

添加完信 后，就根据需要修改信 的时序，给出你想要表达的效果。左边的工具栏的第2、3、4项工具分别可以用来修改信 的高低点评、高阻态和bus信 。修改后的图如下所示：

此时，虽然信 的时序状态有了，但看起来还缺点什么？那就再加点东西吧！

给信 添加注释

再看左边的工具栏处，点击ABC图标就能够给信 添加注释。

如上图，给信 添加完文字注释后显然清晰多了。

调节信 的delay情况

既然是时序图，那我们有时后可能要适当的调整信 与时钟的关系。这时我们再看左边的工具栏，选中某个信 ，或者信 的某一段就可以左右修改信 的delay情况了。使用的工具是如下：

添加辅助指示标识

当我们需要标识时序图上某一段时间的时候，可以利用工具栏中的lab工具添加：

标志不关心的时间段和信 值

由于DMA的请求信 间隔多久时间来我们并不关心，此时我们可以添加时间延长符 表示我们并不关心这段时间有多长，如下图所示：

另外，有些时间段的信 值我们也并不关心，如DMA中没有请求信 的时候，其实我们并不关心wdata的值，因此我们可以给那段时间的信 添加颜色，以示忽略：

如此轻轻松松就完成了一幅时序图的绘制，是不是很方便？除了以上介绍的功能之外，还有其它更多的绘制功能，留给大家自己去摸索，赶紧安装用起来吧！

需要安装包和视频教程的伙伴可以私信我！