verilog实现16位硬件除法器（加减交替法定点补码一位除法）

• 一 设计思路
• • （一）求商的符
  • （二）求商的数值部分
  • （三）商的最后一位恒置1
• 二 verilog代码
• • （一）程序代码变量说明
  • （二）程序代码结构说明
  • • 1. 除法器
    • 2. 根据余数和除数的符 进行加法操作和商的操作
    • 3. 移位
    • 4. 截取最终的商和余数
  • （三）程序代码
  • （四）时序模拟图

一 设计思路

（一）求商的符

1. 若[X]_补与[Y]_补同 ，[X]_补 – [Y]_补；
   若[X]_补与[Y]_补异 （即不够减），[X]_补 + [Y]_补。
2. 如果所得余数与除数同 ，商上1；
   若余数与除数异 ，商上0；
   商即结果的符 位。

（二）求商的数值部分

1. 若[R_i]_补与[Y]_补同 ，商上“1”，下次操作为：[R_i+1]_补=2[R_i]_补 – [Y]_补
2. 若[R_i]_补与[Y]_补异 ，商上“0”，下次操作为：[R_i+1]_补=2[R_i]_补 + [Y]_补
   如此重复执行n-1次（设数值部分有n位，符 位1位）。

（三）商的最后一位恒置1

商的最后一位一般采用恒置1的办法，并省略了最低位+1的操作，此时最大的误差为±2^-n。

二 verilog代码

（一）程序代码变量说明

（二）程序代码结构说明

1. 除法器

2. 根据余数和除数的符 进行加法操作和商的操作

3. 移位

4. 截取最终的商和余数

（三）程序代码

组合逻辑，加减交替法定点补码一位除法
软件：Quartus II 9.0

（四）时序模拟图

误差均小于最大误差=|2^-n|=|2^-15|=0.000030517578125