硬件架构的艺术（五）低功耗设计

温度升高->可靠性下降->需要保持低温环境，增加了成本。
功耗源：
（1）浪涌：浪涌电流指器件上电时产生的最大瞬时输入电流（启动电流），浪涌电流与设备有关（不同设备的浪涌电流是不同的），例如基于SRAM的FPGA有很突出的浪涌电流，因为上电时这些器件没有配置，所以需要从外部存储器中下载数据来配置其编程资源（如布线连接和查找表）
（2）静态功耗：关断主电源或系统进入待机模式下产生的电流，由此电流产生的功耗称为待机功耗，同样与电气特征密切相关；而静态功耗也包含电路中由晶体管的漏电流所导致的功耗
（3）动态功耗：门电路输出切换时，由逻辑转换所引起的功耗
动态功耗=翻转次数 * 门寄生电容 *供电电压的平方*时钟频率
而ASIC的总功耗为静态功耗+动态功耗

减低功耗的方法：（系统级、逻辑级、物理级）层次越高对功耗的减低就可能越有效。

将循环合并，由于移除了循环计数器（初始化、递增和比较），使循环指令数目减少

基于uP的实现会产生高序列，由于内部寄存器（ALU加法器）可以用来快速地进行这些操作。例如，可能只需一步就可以更新硬件计数器，而在软件中实现同样的操作需要许多时钟周期来顺序执行若干条指令。
（4）选择处理器
1、选择合适数据宽度的处理器
例如：使用8位的微控制器来处理16位数据会增加大量排序；对于16位乘法，使用16位处理器需要30条指令（加与移位），而使用8位处理器则需要127条指令；而更好的结构是使用乘加单元（MAC)或16*16位并行乘法器用一条指令执行乘法。
2、使用节省功耗的系统体系结构，利用微处理器进行控制，同时用协处理器或DSP(Digital Signal Processor)进行数据处理（使任务在最小且能耗最高的机器中完成），大多数情况下，微控制器和协处理器不会并行运行。

(6)电源门控
电源门控通常指在芯片上加入开关以根据应用要求选择性切断供电电源
1、细粒度电源门控
在每个门和地之间存在一个开关晶体管
2、粗粒度电源门控
创建一个电源开关 络，各组开关晶体管能并行地将整个模块打开或关闭。

（7）多阈值电压
多单元库（包含至少两组功能相同但阈值电压不同）有助于处理漏电和动态功耗的问题。高阈值电压单元较慢但是漏电较少；相反，低阈值电压单元更快但是漏电较多

（8）多电压供电
在多电压供电（MSV）设计中，设计可以分割为独立的”电压域”，根据每个区域对时序的要求而使用不同的供电电压。

（9）存储器电源门控
SRAM消耗了总功耗的1/3->
（1）使用多个小存储器（一小部分存储器常开）
（2）基底偏压存储器（提高了阈值电压并降低了漏电功耗）
（3）使用多模式给存储器供电（在读写时，存储器使用全电压供电；在存储器不需要读写，降低供电电压，只需保持数据不丢失即可）

（三）寄存器传输级降低功耗
在大规模ASIC中，在RTL完成时至少80%的功耗已经确定。
（1）状态机编码和解码
在各种状态机编码类型，格雷码是最适合低功耗设计
1、格雷码每次只有一个触发器变化，消耗能量小。
2、格雷码消除了依赖于状态的组合等式中存在毛刺的风险。

（2）二进制数表示法
在大多数应用中，用补码来表示二进制数往往比有符 数更常用。然而对于某些只使用积分器进行求和的应用，补码表达法在0到1的转变发生所有位都会发生变化（有较高的开关功耗），相比之下，有符 数只有两个位发生变化

（3)门控时钟基础
code style1：

（6）资源共享
如果有同样的操作在多处使用，必须避免相应的运算逻辑在多个位置重复出现
(使用重复逻辑会增大面积，而且增加功耗）

只需一个比较器 == 和算术比较器 > 就实现了上面同样逻辑的功能

(7)使用行波计数器来降低功耗

（四）寄存器级低功耗技术
（1）通过更先进的硅处理技术，可以额外降低功耗
（2）版图优化
所有直接关联的模块在硅片都应紧密挨在一起
（3）衬底偏压
衬底偏压减少漏电功耗。采用这种技术，可以将衬底电压偏置，以提高晶体管阈值，因此减小漏电。
（4）减少氧化层厚度
氧化层作为门栅和沟道之间的绝缘体，常常做得尽可能薄，以使晶体管在打开时将沟道的导电性和性能增大，并在晶体管关闭时将阈限下漏电流降到最低
（5）多氧化层器件
（6）利用定制设计减小电容