Xilinx Vivado的使用详细介绍（1）：创建工程、编写代码、行为仿真、Testbench

新建工程

打开Vivado软件，直接在欢迎界面点击，或在开始菜单中选择即可新建工程。

输入工程名称和路径。

根据自己的开发板选择器件型 ，可以直接通过型 进行搜索，例如Basys3开发板上的芯片型 为。如果不了解或者暂时不写进开发板，可以随便选一个型 ，后面需要的时候再修改。

添加Verilog设计文件（Design Source）

在窗口中，选择子窗口，在空白处或任意文件夹上右击，选择。

点击按钮，弹出的小窗口中输入文件名，点击。

稍后会弹出定义模块的窗口，也就是刚刚添加的test文件。可以在这里设置test模块的输入输出端口；或者直接点击，稍后再自行编写。

test文件和对应的模块即创建完成，如图。

设计文件新建完成后，在和中都有，而仿真文件只会出现在文件夹中。设计文件可以用于仿真，也可以用于最终烧写进开发板，而仿真文件仅用于仿真。

• 声明了一个reg信 ，并赋初值为0。
• 为testbench代码，让clk每隔10ns翻转一次，产生周期为20ns的时钟信 。
• 声明了一个wire信 ，用于连接到test模块的输出。
• 调用了前面写好的test模块，其中是模块名称，这里的和分别连接了模块内部的和信 。这种写法类似于面向对象的编程语言中，对象的实例化，test为类名，而为对象名称。同样，Verilog中调用模块时，可以实例化多个test对象。

更多Testbench的写法请上 搜索相关资料。

行为仿真

右击simu模块，选择，将simu模块设置为仿真时的顶层模块。顶层模块类似于C编程时的入口函数，即函数。main`函数可以调用其他子函数；类似的，顶层模块可以调用其他模块。

操作技巧

双击图中右侧的标签，可以最大化仿真波形窗口。在波形窗口按住Ctrl键并滚动鼠标滚轮，可以横向缩放波形；按住Shift并滚动鼠标滚轮，可以横向平移波形。

如图，可以看出为周期20ns的时钟信 ，而和的电平始终相反，即test模块中的非门工作正确。

对于多位信 例如，默认使用二进制形式显示，可以根据需要修改。例如右击选择即可设置为无符 十进制显示，如图。