Quartus II：VHDL组合逻辑-时序逻辑练习

目录

• 一、在QuartusII 中用原理图输入法设计 4 位加法器
• • 1.在之前的实验基础上设计4位全加器
  • 2.仿真波形图
  • 3.引脚绑定
  • 4.硬件测试
• 二、应用QuartusII 完成基本组合电路设计
• • （一）2选1多路选择器
  • • 1.新建VHDL 文件
    • 2.仿真波形图
  • （二）多路选择器
  • • 1.新建VHDL 文件
    • 2.仿真波形图
  • （三）引脚锁定以及硬件下载测试
  • • 1.2选1多路选择器
    • 2.多路选择器
• 三、应用QuartusII 完成基本时序电路的设计
• • （一）触发器设计
  • • 1.新建VHDL文件
    • 2.仿真波形图
  • （二）锁存器设计
  • • 1.新建VHDL文件
    • 2.仿真波形图
  • （三）引脚绑定以及硬件下载测试
  • • 1.触发器
    • • （1）引脚绑定
      • （2）硬件测试
    • 2.锁存器
    • • （1）引脚绑定
      • （2）硬件测试
• 四、总结
• 参考资料

一、在QuartusII 中用原理图输入法设计 4 位加法器

(1) 实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层 次化设计的方法，在实验一（1位加法器）的基础上，通过一个4位全加器的设 计，掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
(2) 实验原理：一个4位全加器可以由4个1位全加器构成，加法器间的进位可以 串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低 进位输入信 cin相接（串行进位加法器）。
(3) 实验内容：建立一个更高层次的原理图设计，利用实验一获得的1位全加器 构成4位全加器，见图2.1。注意总线连接方式必须对连线命名，方法是单击 要命名的连线，出现光标后直接输入连线的名字，如总线a[3…0]，或单线a0。 并完成编译、综合、适配、仿真和硬件测试。

1.在之前的实验基础上设计4位全加器

S=A+B+C1,
C1=‘1’(‘0001’)
S>15时进位C为1

实验一：Quartus II ：1位全加器设计

打开之前的项目，新建一个原理图文件，之前封装的1位全加器可以直接使用：

原理图：

设为顶层文件，保存后编译：

2.仿真波形图

波形图：

选定了引脚之后原理图文件一定要再编译一次，才能真正把引脚绑定上。引脚绑定好并编译过的文件如图:

则出现下载界面。第一次下载需安装硬件。即在下载界面中点击按钮“hardware setup…”，然后在弹出的对话框中选择“USB blaster”，再点击“ok”，则硬件被安装上。

代码：

设为顶层文件，保存并编译：

2.仿真波形图

当s=0时，y取a的值，s=1时，y取b的值

代码：

设为顶层文件，保存并编译：

2.仿真波形图

按照前面的2选1的方法，先在a2,a3中按s0的取值变化选出一个数（假设为b0），再从a1和b0中按s1的取值变化选出最后的数，输出为outy.

观测图：
s=0,y取a的值,s=a=0

s=0,y取a值，y=a=0

2.多路选择器

引脚绑定：
intput：

s0=0,b=0=a2=0;s1=0,outy=a1=1;

s0=1,b0=a3=1;s1=1,outy=a1=1

代码编写：

设为顶层文件，编译运行：

2.仿真波形图

输入一组波形，当且仅当CLK为上升沿的时候，Q输出D的值；否则，Q保持原值不变。
仿真图：

代码编写：

设为顶层文件，编译运行：

（2）硬件测试

（2）硬件测试

四、总结

4位全加器：在完成了1位全加器的设计后就比较容易了，只要将1位全加器封装好，直接使用4个1位全加器串行连接就比较容易了。
选择器：掌握VHDL语言的基本语法，知道选择器的逻辑后就比较好写代码了
触发器和锁存器：明确相关逻辑后进行代码编写，不会有太大的问题。
总的来说还是花费了不少的时间来完成这次的实验，由于部分器件的引脚过多，会有点儿记不清对应的位置，在验证时会有些混乱。

参考资料

锁存器、触发器和寄存器
https://max.book118.com/html/2021/0126/8117113143003042.shtm